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本书系统介绍了CMOS电路版图设计和验证的规则、流程和基本方法。
内容简介
全书主要依托Cadence IC 617版图设计工具与Mentor Calibre版图验证工具，在介绍新型CMOS器件和版图基本原理的基础上，结合版图设计实践，采取循序渐进的方式，讨论使用Cadence IC 617与Mentor Calibre进行CMOS模拟集成电路版图设计、验证的基础知识和方法。
内容涵盖了纳米级CMOS器件，CMOS模拟集成电路版图基础，Cadence IC 617与Mentor Calibre的基本概况、操作界面和使用方法，CMOS模拟集成电路从设计到导出数据进行流片的完整流程。
同时分章节介绍了利用Cadence IC 617版图设计工具进行运算放大器、带隙基准源、低压差线性稳压器等基本模拟电路版图设计的基本方法。最后对Mentor Calibre在LVS验证中典型的错误案例进行了解析。
章节目录
- 芯片设计：CMOS模拟集成电路版图设计与验证：基于Cadence IC 617
- 前折页
- 书名页
- 版权信息
- 前言
- 目录
- 第1章 纳米级CMOS器件
- 1.1 概述
- 1.2 平面全耗尽绝缘衬底上硅（FD-SOI）MOSFET
- 1.2.1 采用薄氧化埋层的原因
- 1.2.2 超薄体中的二维效应
- 1.3 FinFET
- 1.3.1 三栅以及双栅FinFET
- 1.3.2 实际中的结构选择
- 1.4 基于gm/ID的设计方法
- 1.4.1 模拟集成电路的层次化设计
- 1.4.2 gm/ID设计方法所处的地位
- 1.4.3 gm/ID设计方法的优势
- 1.4.4 基于Vov的设计方法
- 1.4.5 gm/ID设计方法详述
- 1.4.6 基于gm/ID的设计实例
- 第2章 CMOS模拟集成电路版图基础
- 2.1 CMOS模拟集成电路设计流程
- 2.2 CMOS模拟集成电路版图定义
- 2.3 CMOS模拟集成电路版图设计流程
- 2.3.1 版图规划
- 2.3.2 版图设计实现
- 2.3.3. 版图验证
- 2.3.4 版图完成
- 2.4 版图设计通用规则
- 2.5 版图布局
- 2.5.1 对称约束下的晶体管级布局
- 2.5.2 版图约束下的层次化布局
- 2.6 版图布线
- 2.7 CMOS模拟集成电路版图匹配设计
- 2.7.1 CMOS工艺失配机理
- 2.7.2 元器件版图匹配设计规则
- 第3章 Cadence Virtuoso 617版图设计工具
- 3.1 Cadence Virtuoso 617界面介绍
- 3.1.1 Cadence Virtuoso 617 CIW界面介绍
- 3.1.2 Cadence Virtuoso 617 Library Manager界面介绍
- 3.1.3 Cadence Virtuoso 617 Library Path Editor操作介绍
- 3.1.4 Cadence Virtuoso 617 Layout Editor界面介绍
- 3.2 Virtuoso基本操作
- 3.2.1 创建圆形
- 3.2.2 创建矩形
- 3.2.3 创建路径
- 3.2.4 创建标识名
- 3.2.5 调用器件和阵列
- 3.2.6 创建接触孔和通孔
- 3.2.7 创建环形图形
- 3.2.8 移动命令
- 3.2.9 复制命令
- 3.2.10 拉伸命令
- 3.2.11 删除命令
- 3.2.12 合并命令
- 3.2.13 改变层次关系命令
- 3.2.14 切割命令
- 3.2.15 旋转命令
- 3.2.16 属性命令
- 3.2.17 分离命令
- 3.2.18 改变形状命令
- 3.2.19 版图层扩缩命令
- 第4章 Mentor Calibre版图验证工具
- 4.1 Mentor Calibre版图验证工具简介
- 4.2 Mentor Calibre版图验证工具调用
- 4.2.1 采用VirtuosoLayoutEditor内嵌方式启动
- 4.2.2 采用Calibre图形界面启动
- 4.2.3 采用Calibre View查看器启动
- 4.3 Mentor Calibre DRC验证
- 4.3.1 Calibre DRC验证简介
- 4.3.2 Calibre nmDRC界面介绍
- 4.3.3 Calibre nmDRC验证流程举例
- 4.4 Mentor Calibre nmLVS验证
- 4.4.1 Calibre nmLVS验证简介
- 4.4.2 Calibre nmLVS界面介绍
- 4.4.3 Calibre LVS验证流程举例
- 4.5 Mentor Calibre寄生参数提取（PEX）
- 4.5.1 Calibre PEX验证简介
- 4.5.2 Calibre PEX界面介绍
- 4.5.3 Calibre PEX流程举例
- 第5章 CMOS模拟集成电路版图设计与验证流程
- 5.1 设计环境准备
- 5.2 单级跨导放大器电路的建立和前仿真
- 5.3 跨导放大器版图设计
- 5.4 跨导放大器版图验证与参数提取
- 5.5 跨导放大器电路后仿真
- 5.6 输入输出单元环设计
- 5.7 主体电路版图与输入输出单元环的连接
- 5.8 导出GDSII文件
- 第6章 运算放大器的版图设计
- 6.1 运算放大器基础
- 6.2 运算放大器的基本特性和分类
- 6.2.1 运算放大器的基本特性
- 6.2.2 运算放大器的性能参数
- 6.2.3 运算放大器的分类
- 6.3 单级折叠共源共栅运算放大器的版图设计
- 6.4 两级全差分密勒补偿运算放大器的版图设计
- 6.5 电容—电压转换电路版图设计
- 第7章 带隙基准源与低压差线性稳压器的版图设计
- 7.1 带隙基准源的版图设计
- 7.1.1 带隙基准源基本原理
- 7.1.2 带隙基准源版图设计实例
- 7.2 低压差线性稳压器的版图设计
- 7.2.1 低压差线性稳压器的基本原理
- 7.2.2 低压差线性稳压器版图设计实例
- 第8章 Calibre LVS常见错误解析
- 8.1 LVS错误对话框（RVE对话框）
- 8.2 误连接
- 8.3 短路
- 8.4 断路
- 8.5 违反工艺原理
- 8.6 漏标
- 8.7 元件参数错误
- 参考文献
- 后折页
- 封底
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芯片设计：CMOS模拟集成电路版图设计与验证（基于CadenceIC617）是2021年由机械工业出版社出版,作者陈铖颖 编著。
版权说明：本电子书已获得正版授权，由出版社通过知传链发行。
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