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数字系统设计教程：FPGA与Verilog实例精讲
内容简介
本书根据EDA课程教学要求，以提高数字系统设计能力为目的，系统阐述FPGA数字系统开发的相关知识，主要内容包括EDA技术概述、FPGA/CPLD器件、Verilog硬件描述语言等。全书以Quartus Prime、ModelSim软件为平台，以Verilog‐1995和Verilog‐2001语言标准为依据，以可综合的设计为重点，通过大量经过验证的数字设计实例，阐述数字系统设计的方法与技术，由浅入深地介绍Verilog工程开发的知识与技能。
章节目录
封面
版权页
第7版前言
目录
第1章 EDA技术概述
1.1 EDA技术及其发展
1.2 Top-down设计与IP核复用
1.2.1 Top-down设计
1.2.2 Bottom-up设计
1.2.3 IP复用技术与SoC
1.3 数字设计的流程
1.3.1 设计输入
1.3.2 综合
1.3.3 布局布线
1.3.4 仿真
1.3.5 编程配置
1.4 常用的EDA工具软件
1.5 EDA技术的发展趋势
习题1
第2章 FPGA/CPLD器件
2.1 PLD器件概述
2.1.1 PLD器件的发展历程
2.1.2 PLD器件的分类
2.2 PLD的基本原理与结构
2.2.1 PLD器件的基本结构
2.2.2 PLD电路的表示方法
2.3 低密度PLD的原理与结构
2.4 CPLD的原理与结构
2.4.1 宏单元结构
2.4.2 典型CPLD的结构
2.5 FPGA的原理与结构
2.5.1 查找表结构
2.5.2 典型FPGA的结构
2.5.3 Cyclone IV器件结构
2.6 FPGA/CPLD的编程元件
2.7 边界扫描测试技术
2.8 FPGA/CPLD的编程与配置
2.8.1 在系统可编程
2.8.2 FPGA器件的配置
2.8.3 Cyclone IV器件的编程
2.9 FPGA/CPLD器件概述
2.10 FPGA/CPLD的发展趋势
习题2
第3章 Quartus Prime使用指南
3.1 Quartus Prime原理图设计
3.1.1 半加器原理图设计输入
3.1.2 1位全加器设计输入
3.1.3 1位全加器的编译
3.1.4 1位全加器的仿真
3.1.5 1位全加器的下载
3.2 基于IP核的设计
3.2.1 模24方向可控计数器
3.2.2 4×4无符号数乘法器
3.3 SignalTap II的使用方法
3.4 Quartus Prime的优化设置与时序分析
习题3
实验与设计
3-1 8位带符号乘法器
3-2 补码转换幅度码电路
第4章 Verilog设计初步
4.1 Verilog的历史
4.2 Verilog模块的结构
4.3 Verilog基本组合电路设计
4.3.1 用Verilog设计基本组合电路
4.3.2 用Verilog设计加法器
4.4 Verilog基本时序电路设计
4.4.1 用Verilog设计触发器
4.4.2 用Verilog设计计数器
习题4
实验与设计
4-1 Synplify Pro综合器的使用方法
4-2 Synplify综合器的使用方法
第5章 Verilog语言要素
5.1 概述
5.2 常量
5.2.1 整数（Integer）
5.2.2 实数（Real）
5.2.3 字符串（Strings）
5.3 数据类型
5.3.1 net型
5.3.2 variable型
5.4 参数
5.4.1 参数parameter
5.4.2 Verilog-2001中的参数声明
5.4.3 参数的传递
5.4.4 localparam
5.5 向量
5.6 运算符
习题 5
实验与设计
5-1 用altpll锁相环宏模块实现倍频和分频
5-2 消抖动电路
第6章 Verilog语句语法
6.1 过程语句
6.1.1 always过程语句
6.1.2 initial过程语句
6.2 块语句
6.2.1 串行块begin-end
6.2.2 并行块fork-join
6.3 赋值语句
6.3.1 持续赋值与过程赋值
6.3.2 阻塞赋值与非阻塞赋值
6.4 条件语句
6.4.1 if-else语句
6.4.2 case语句
6.5 循环语句
6.5.1 for语句
6.5.2 repeat、while、forever语句
6.6 编译指示语句
6.7 任务与函数
6.7.1 任务（task）
6.7.2 函数（function）
6.8 顺序执行与并发执行
6.9 Verilog-2001语言标准
6.9.1 Verilog-2001改进和增强的语法结构
6.9.2 属性及PLI接口
习题6
实验与设计
6-1 FIFO缓存器设计
第7章 Verilog设计的层次与风格
7.1 Verilog设计的层次
7.2 门级结构描述
7.2.1 Verilog门元件
7.2.2 门级结构描述
7.3 行为描述
7.4 数据流描述
7.5 不同描述风格的设计
7.5.1 半加器设计
7.5.2 1位全加器设计
7.5.3 加法器的级连
7.6 多层次结构电路的设计
7.6.1 模块例化
7.6.2 用parameter进行参数传递
7.6.3 用defparam进行参数重载
7.7 基本组合电路设计
7.7.1 门电路
7.7.2 编译码器
7.8 基本时序电路设计
7.8.1 触发器
7.8.2 锁存器与寄存器
7.8.3 计数器与串并转换器
7.8.4 简易微处理器
7.9 三态逻辑设计
习题7
实验与设计
7-1 数字表决器
第8章 Verilog有限状态机设计
8.1 有限状态机
8.2 有限状态机的Verilog描述
8.2.1 用三个always块描述
8.2.2 用两个过程描述
8.2.3 单过程描述方式
8.3 状态编码
8.3.1 常用的编码方式
8.3.2 状态编码的定义
8.3.3 用属性指定状态编码方式
8.4 有限状态机设计要点
8.4.1 复位和起始状态的选择
8.4.2 多余状态的处理
习题8
实验与设计
8-1 流水灯控制器
8-2 汽车尾灯控制器
8-3 状态机A/D采样控制电路
第9章 Verilog驱动常用I/O外设
9.1 4×4矩阵键盘
9.2 标准PS/2键盘
9.3 字符液晶
9.4 汉字图形点阵液晶
9.5 VGA显示器
9.5.1 VGA显示原理与时序
9.5.2 VGA彩条信号发生器
9.5.3 VGA图像显示与控制
9.6 乐曲演奏电路
习题9
实验与设计
9-1 实用多功能数字钟
第10章 Verilog设计进阶
10.1 设计的可综合性
10.2 流水线设计技术
10.3 资源共享
10.4 阻塞赋值与非阻塞赋值
10.5 加法器设计
10.5.1 行波进位加法器
10.5.2 超前进位加法器
10.5.3 数据流描述的加法器
10.5.4 流水线加法器
10.6 乘法器设计
10.6.1 并行乘法器
10.6.2 移位相加乘法器
10.6.3 布斯乘法器
10.6.4 查找表乘法器
10.7 奇数分频与小数分频
10.7.1 奇数分频
10.7.2 半整数分频与小数分频
习题 10
实验与设计
10-1 小数分频
10-2 如何在FPGA设计中消除毛刺
第11章 Verilog Test Bench仿真
11.1 系统任务与系统函数
11.2 用户自定义元件
11.2.1 组合电路UDP元件
11.2.2 时序逻辑UDP元件
11.3 延时模型的表示
11.3.1 时间标尺定义`timescale
11.3.2 延时的表示与延时说明块
11.4 Test Bench测试平台
11.5 组合和时序电路的仿真
11.5.1 组合电路的仿真
11.5.2 时序电路的仿真
习题11
实验与设计
11-1 用ModelSim SE仿真8位二进制加法器
11-2 用ModelSim SE仿真乘累加器
第12章 Verilog设计实例
12.1 m序列产生器
12.1.1 m序列的原理与性质
12.1.2 m序列产生器设计
12.2 Gold码
12.2.1 Gold码的原理与性质
12.2.2 Gold码产生器设计
12.3 CRC校验码
12.4 数字过零检测与等精度频率测量
12.4.1 数字过零检测
12.4.2 等精度频率测量
12.4.3 数字频率测量系统顶层设计及仿真
12.5 QPSK调制器
12.5.1 QPSK调制原理
12.5.2 QPSK调制器的设计实现
12.5.3 QPSK调制器的仿真
12.6 小型神经网络
12.6.1 人工神经网络
12.6.2 设计实现与仿真
12.7 数字AGC
12.7.1 数字AGC技术的原理
12.7.2 数字AGC的实现与仿真
习题12
实验与设计
12-1 异步串行接口（UART）
附录A Verilog HDL（IEEE Std 1364-1995）关键字
附录B Verilog HDL（IEEE Std 1364-2001）关键字
附录C DE2-115介绍
附录D 有关术语与缩略语
参考文献
数字系统设计与VerilogHDL（第7版）是2019年由电子工业出版社出版,作者王金明。
得书感谢您对《数字系统设计与VerilogHDL（第7版）》关注和支持，如本书内容有不良信息或侵权等情形的，请联系本网站。
