内容简介
本书作者凭借多年工作经验，深入地讨论了Intel FPGA/CPLD的设计和优化技巧。在讨论FPGA/CPLD设计指导原则的基础上，介绍了Intel FPGA器件的高-级应用；引-领读者学习逻辑锁定设计工具，详细讨论了时序约束与静态时序分析的方法；针对市场应用需求，分别介绍了SoC FPGA和OpenCL系统应用技术；结合实例讨论如何进行设计优化，介绍了Intel的可编程器件的高-级设计工具与系统级设计技巧。
本书所有实例的完整工程、源代码和使用说明文件，都以云存储的方式存放在云端，读者可以通过扫描二维码的方式进行下载。
本书可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材，也可作为硬件工程师和IC工程师的实用工具书。
展开全文
- 扉页
- 内 容 提 要
- 序
- 关于本书
- 目 录
- 第1章 可编程逻辑设计指导原则
- 1.1 可编程逻辑基本设计原则
- 1.1.1 面积和速度的平衡与互换原则
- 1.1.2 硬件原则
- 1.1.3 系统原则
- 1.1.4 同步设计原则
- 1.2 可编程逻辑常用设计思想与技巧
- 1.2.1 乒乓操作
- 1.2.2 串并转换
- 1.2.3 流水线操作
- 1.2.4 异步时钟域数据同步
- 1.3 Altera 推荐的Coding Style
- 1.3.1 Coding Style 的含义
- 1.3.2 结构层次化编码（Hierarchical Coding）
- 1.3.3 模块划分的技巧（Design Partitioning）
- 1.3.4 组合逻辑的注意事项
- 1.3.5 时钟设计的注意事项
- 1.3.6 全局异步复位资源
- 1.3.7 判断比较语句case 和if...else 的优先级
- 1.3.8 使用Pipelining 技术优化时序
- 1.3.9 模块复用与Resource Sharing
- 1.3.10 逻辑复制
- 1.3.11 香农扩展运算
- 1.3.12 信号敏感表
- 1.3.13 状态机设计的一般原则
- 1.3.14 Altera Megafunction 资源的使用
- 1.3.15 三态信号的设计
- 1.3.16 加法树的设计
- 1.4 小结
- 1.5 问题与思考
- 第2章 Altera 器件高级特性与应用
- 2.1 时钟管理
- 2.1.1 时序问题
- 2.1.2 锁相环应用
- 2.2 Arria10 硬浮点数字信号处理模块
- 2.2.1 硬浮点DSP 块介绍
- 2.2.2 Altera FPGA 中浮点DSP 实现的演进
- 2.2.3 硬浮点DSP 的优势
- 2.3 片外高速存储器
- 2.3.1 外部存储接口方案的关键特性
- 2.3.2 支持的存储标准
- 2.3.3 存储接口宽度
- 2.3.4 I/O 管脚
- 2.3.5 外部存储接口IP 支持类型
- 2.3.6 Arria10 外部存储接口架构
- 2.4 Hybrid Memory Cube
- 2.4.1 存储带宽面临的挑战
- 2.4.2 HMC 的优势
- 2.4.3 Altera HMC 交互操作平台
- 2.4.4 Altera HMC 路标
- 2.4.5 网络系统应用案例
- 2.5 Altera JESD204B Megacore
- 2.5.1 基本介绍
- 2.5.2 功能描述
- 2.5.3 Debug 指导
- 2.6 高速串行收发器
- 2.6.1 Arria10 Transceiver 概述
- 2.6.2 Transceiver 设计流程
- 2.6.3 PLL 和时钟网络
- 2.6.4 复位Transceiver 通道
- 2.6.5 重配接口和动态重配
- 2.6.6 校准
- 2.7 小结
- 2.8 问题与思考
- 第3章 SoC FPGA 嵌入式设计基础
- 3.1 SoC FPGA 简介
- 3.1.1 SoC FPGA 系列器件组合
- 3.1.2 SoC FPGA 的工具和软件
- 3.1.3 SoC FPGA 的生态系统
- 3.2 基于ARM Coretex A9 MPCore 的硬件处理系统
- 3.2.1 硬核处理器系统框图与系统集成
- 3.2.2 Endian 支持
- 3.2.3 HPS-FPGA 桥接
- 3.2.4 HPS 地址映射
- 3.3 Qsys 系统集成工具
- 3.3.1 Qsys 简介
- 3.3.2 在Qsys 中例化硬核处理器系统组件
- 3.4 SoC 嵌入式设计套装 (Embedded Design Suite)
- 3.4.1 SoC EDS 介绍
- 3.4.2 Embedded Command Shell
- 3.4.3 ARM DS-5 AE
- 3.4.4 启动工具使用指南
- 3.4.5 硬件库（Hardware Library）
- 3.4.6 HPS Flash 编程器
- 3.4.7 裸金属编译器
- 3.4.8 Linux 软件开发工具
- 3.5 小结
- 3.6 问题与思考
- 第4章 时序约束与时序分析
- 4.1 时序约束与时序分析基础
- 4.1.1 周期与最高频率
- 4.1.2 利用Quartus II 工具分析设计
- 4.1.3 时钟建立时间
- 4.1.4 时钟保持时间
- 4.1.5 时钟输出延时
- 4.1.6 引脚到引脚的延迟
- 4.1.7 Slack
- 4.1.8 时钟偏斜
- 4.1.9 Quartus II 时序分析工具和优化向导
- 4.2 设置时序约束的常用方法
- 4.2.1 指定全局时序约束
- 4.2.2 指定个别时钟约束
- 4.3 高级时序分析
- 4.3.1 时钟偏斜
- 4.3.2 多时钟域
- 4.3.3 多周期约束
- 4.3.4 伪路径
- 4.3.5 修正保持时间违例
- 4.3.6 异步时钟域时序分析
- 4.4 最小化时序分析
- 4.5 使用Tcl 工具进行高级时序分析
- 4.6 TimeQuest 简介
- 4.7 小结
- 4.8 问题与思考
- 第5章 设计优化
- 5.1 解读设计
- 5.1.1 内部时钟域
- 5.1.2 多周期路径和伪路径
- 5.1.3 I/O 接口的时序要求
- 5.1.4 平衡资源的使用
- 5.2 设计优化的基本流程和首次编译
- 5.2.1 设计优化基本流程
- 5.2.2 首次编译的约束和设置
- 5.2.3 查看编译报告
- 5.3 资源利用优化
- 5.3.1 设计代码优化
- 5.3.2 资源重新分配
- 5.3.3 解决互连资源紧张的问题
- 5.3.4 逻辑综合面积优化
- 5.3.5 网表面积优化
- 5.3.6 寄存器打包
- 5.3.7 Quartus II 中的资源优化顾问
- 5.4 I/O 时序优化
- 5.4.1 执行时序驱动的编译
- 5.4.2 使用IOE 中的触发器
- 5.4.3 可编程输入/输出延时
- 5.4.4 使用锁相环对时钟移相
- 5.4.5 其他I/O 时序优化方法
- 5.5 最高时钟频率优化
- 5.5.1 设计代码优化
- 5.5.2 逻辑综合速度优化
- 5.5.3 布局布线器设置
- 5.5.4 网表优化和物理综合
- 5.5.5 使用LogicLock 对局部进行优化
- 5.5.6 位置约束、手动布局和反标注
- 5.5.7 Quartus II 中的时序优化顾问
- 5.6 使用DSE 工具优化设计
- 5.6.1 为什么需要DSE
- 5.6.2 什么是DSE，如何使用
- 5.7 如何减少编译时间
- 5.8 设计优化实例
- 5.9 小结
- 5.10 问题与思考
- 第6章 Altera OpenCL 开发套件和其他高级工具
- 6.1 命令行与Tcl 脚本
- 6.1.1 命令行脚本
- 6.1.2 Tcl 脚本
- 6.1.3 使用命令行和Tcl 脚本
- 6.2 DSP Builder 工具
- 6.2.1 DSP Builder 设计流程
- 6.2.2 与SOPC Builder 一起构建系统
- 6.3 Altera OpenCL 软件开发套件
- 6.3.1 OpenCL 基本介绍
- 6.3.2 OpenCL 架构
- 6.3.3 AOCL 的安装和应用
- 6.3.4 AOCL FPGA 编程
- 6.4 小结
- 6.5 问题与思考
- 第7章 FPGA 系统级设计技术
- 7.1 信号完整性及常用I/O 电平标准
- 7.1.1 信号完整性
- 7.1.2 单端标准
- 7.1.3 差分标准
- 7.1.4 伪差分标准
- 7.1.5 片上终端电阻
- 7.2 电源完整性设计
- 7.2.1 电源完整性
- 7.2.2 同步翻转噪声
- 7.2.3 非理想回路
- 7.2.4 低阻抗电源分配系统
- 7.3 功耗分析和热设计
- 7.3.1 功耗的挑战
- 7.3.2 FPGA 的功耗
- 7.3.3 热设计
- 7.4 SERDES 与高速系统设计
- 7.4.1 SERDES 的基本概念
- 7.4.2 Altera Stratix IV GX 中SERDES 的基本结构
- 7.4.3 典型高速系统应用框图举例
- 7.4.4 高速PCB 设计注意事项
- 7.5 小结
- 7.6 问题与思考
展开全部
版权信息
出版社：人民邮电出版社
出版时间：2017
作者：王江宏，蔡海宁，颜远，王诚，吴继华
温馨提示：
1.本电子书已获得正版授权，由出版社通过知传链发行。
2.该电子书为虚拟物品，付费之后概不接收任何理由退款。电子书内容仅支持在线阅读，不支持下载。
3.您在本站购买的阅读使用权仅限于您本人阅读使用，您不得/不能给任何第三方使用，由此造成的一切相关后果本平台保留向您追偿索赔的权利！版权所有，后果自负！
得书感谢您对《Intel FPGA/CPLD设计（高级篇）》关注和支持，如本书内容有不良信息或侵权等情形的，请联系本网站。
出版时间：2017
作者：王江宏，蔡海宁，颜远，王诚，吴继华
温馨提示：
1.本电子书已获得正版授权，由出版社通过知传链发行。
2.该电子书为虚拟物品，付费之后概不接收任何理由退款。电子书内容仅支持在线阅读，不支持下载。
3.您在本站购买的阅读使用权仅限于您本人阅读使用，您不得/不能给任何第三方使用，由此造成的一切相关后果本平台保留向您追偿索赔的权利！版权所有，后果自负！
得书感谢您对《Intel FPGA/CPLD设计（高级篇）》关注和支持，如本书内容有不良信息或侵权等情形的，请联系本网站。
Intel FPGA/CPLD设计（高级篇）
免费读 (VIP)
