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内容简介

SystemVerilog是当前国内外被广泛使用的数字集成电路验证语言，它可以高效地对被测设计进行受约束的随机测试，从而在尽可能短的时间内达到令人满意的代码和功能覆盖率。熟练掌握Systemverilog语言是进一步学习UVM验证方法学的基础。 本书讲解了SystemVerilog的基本语法和工作原理，同时结合了UVM验证方法学中的验证技术知识。讲述的内容主要包括：基本数据类型、接口、类、随机化、约束、进程同步、功能覆盖和DPI技术。书中使用了约270个完整实例，详细说明了每个知识点在实际项目中的应用。最后使用学过的验证技术搭建一个基于SystemVerilog的简单验证平台。书中还介绍了UVM中的一些关键技术，主要包括：继承和派生，拷贝函数、单例类、测试登记表、代理类和工厂机制。为接下来系统学习UVM验证方法学打下坚实的基础。 为了方便读者学习和练习，本书的配套资源中提供了书中全部完整实例。第9章是本书的精华内容，这一章仿照UVM的工作过程，从零开始逐步搭建出一个支持工厂机制、带有覆盖收集和回调功能的受约束测试平台。读者通过反复阅读、改写和调试这个测试平台，可以更全面地理解面向对象编程的关键技术和UVM的常用机制。 本书适合作为高等院校集成电路、微电子、计算机相关专业的教材，同时适用于具有一定Verilog编程基础的人员参考使用，也可以作为数字集成电路验证工程师的语法参考手册。

SystemVerilog数字集成电路功能验证是2023年由人民邮电出版社出版,作者王旭　主编。

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