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美国赛灵思Vivado设计套件，结合硬件描述语言，详细讲解数字逻辑实验。
内容简介
本书基于美国赛灵思（Xilinx）公司全新一代FPGA设计套件——Vivado设计套件，以Xilinx大学计划（Xilinx University Program，XUP）的Aritix-7板卡为硬件平台，将数字逻辑设计与硬件描述语言Verilog HDL相结合，循序渐进地介绍了基于Xilinx Vivado的数字逻辑实验的基本过程和方法。本书包含85个例程，详细介绍了数字逻辑实验的基本设计方法。
章节目录
封面
书名页
内容简介
版权页
前 言
目录
第1章 硬件平台介绍
1.1 Xilinx FPGA器件
1.1.1 Xilinx公司简介
1.1.2 Xilinx的FPGA器件系列
1.2 EGO1实验板卡
1.2.1 概述
1.2.2 使用注意事项
1.2.3 用户手册
1.3 EGO1实验板卡测试流程
1.4 EGO1实验板卡的引脚约束
第2章 Vivado软件平台介绍
2.1 Vivado设计套件
2.1.1 Vivado设计套件安装流程
2.1.2 IP核封装器、IP核集成器和可扩展IP核目录
2.1.3 标准化XDC文件
2.1.4 Tcl
2.1.5 Vivado设计套件的启动方法
2.1.6 Vivado设计套件的界面
2.2 FPGA设计流程
2.2.1 Vivado设计套件的设计流程
2.2.2 设计综合流程
2.2.3 设计实现流程
2.3 硬件描述语言
2.3.1 VHDL简介
2.3.2 Verilog HDL简介
第3章 FPGA设计实例
3.1 74系列IP核封装设计实例
3.1.1 IP核分类
3.1.2 IP核封装实验流程
3.2 基于原理图的设计实例—全加器
3.2.1 全加器实验原理
3.2.2 实验步骤
3.3 基于Verilog HDL的设计实例—流水灯
3.3.1 设计要求
3.3.2 实验步骤
第4章 组合逻辑电路设计实例
4.1 逻辑门电路
4.1.1 基本及常用的逻辑门
4.1.2 与非门的简单应用
4.2 多路选择器
4.2.1 2选1多路选择器
4.2.2 4选1多路选择器
4.2.3 4位2选1多路选择器
4.2.4 74LS253的IP核设计及应用
4.2.5 74LS151的IP核设计
4.3 数值比较器
4.3.1 4位数值比较器
4.3.2 74LS85的IP核设计及应用
4.3.3 利用74LS151设计2位数值比较器
4.4 译码器
4.4.1 3-8线译码器
4.4.2 74LS138的IP核设计及应用
4.4.3 显示译码器
4.5 编码器
4.5.1 二进制普通编码器
4.5.2 二进制优先编码器
4.5.3 74LS148的IP核设计
4.6 编码转换器
4.6.1 二进制-BCD码转换器
4.6.2 格雷码转换器
4.7 加法器
4.7.1 半加器
4.7.2 全加器
4.7.3 4位全加器
4.8 减法器
4.8.1 半减器
4.8.2 全减器
4.9 乘法器
4.10 除法器
第5章 时序逻辑电路设计实例
5.1 锁存器和触发器
5.1.1 锁存器
5.1.2 触发器
5.1.3 74LS74的IP核设计及应用
5.2 寄存器
5.2.1 基本寄存器
5.2.2 移位寄存器
5.2.3 74LS194的IP核设计及应用
5.3 计数器
5.3.1 二进制计数器
5.3.2 N进制计数器
5.3.3 任意形式波形的实现
5.3.4 74LS161的IP核设计及应用
5.4 脉冲宽度调制
5.5 时序逻辑电路综合设计
第6章 数字逻辑电路设计及接口实例
6.1 有限状态机
6.1.1 Moore状态机和Mealy状态机
6.1.2 有限状态机设计实例
6.2 求最大公约数
6.2.1 GCD算法
6.2.2 改进的GCD算法
6.3 求整数平方根
6.3.1 整数平方根算法
6.3.2 改进的整数平方根算法
6.4 存储器
6.4.1 只读存储器
6.4.2 分布式存储器
6.5 VGA控制器
6.5.1 VGA的时序
6.5.2 VGA控制器实例
6.6 键盘和鼠标接口
6.6.1 键盘
6.6.2 鼠标
第7章 数字逻辑综合实验
7.1 数字钟
7.2 数字频率计
7.3 7段数码管滚动显示电话号码
7.4 电梯控制器
参考文献
封底
Vivado入门与FPGA设计实例是2018年由电子工业出版社出版,作者廉玉欣。
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