为了促进RISC-V在国内的普及，尤其是被广大初学者接受和快速入门，本书将分享和总结一些使用RISC-V进行嵌入式开发的相关技术和经验，主要面向对RISC-V感兴趣的入门用户，包括嵌入式软件开发和硬件设计人员。
本书的姊妹版《手把手教你设计CPU——RISC-V处理器篇》已经出版，提供了一个非常高效的超低功耗开源RISC-V处理器学习案例——蜂鸟E203，并对其进行了全方面剖析和讲解，解决了在CPU硬件设计方面中文资料欠缺的问题。
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编辑推荐
适读人群 ：本书不仅适合CPU或芯片设计相关从业者阅读使用，也适合作为大中专院校相关师生学习RISC-V处理器设计（使用Verilog语言）和CPU设计的指导用书。
系统介绍RISC-V指令集架构。
结合实际RISC-V开源实例进行教学。
深入剖析RISC-V处理器的微架构以及代码实现。
使读者能够快速掌握并轻松使用RISC-V架构处理器。
通过学习实例蜂鸟E200的Verilog代码，您将能成为一名合格的数字IC设计工程师。通过学习本书推荐的完整开源SoC平台，您也可以快速搭建FPGA原型平台，运行完整的软件实例。
内容简介
本书是一本介绍通用CPU设计的入门书，以通俗的语言系统介绍了CPU和RISC-V架构，力求为读者揭开CPU设计的神秘面纱，打开计算机体系结构的大门。
本书共分为四部分。第一部分是CPU与RISC-V的综述，帮助初学者对CPU和RISC-V快速地建立起认识。第二部分讲解如何使用Verilog设计CPU，使读者掌握处理器核的设计精髓。第三部分主要介绍蜂鸟E203配套的SoC和软件平台，使读者实现蜂鸟E203 RISC-V处理器在FPGA原型平台上的运行。第四部分是附录，介绍了RISC-V指令集架构，辅以作者加入的背景知识解读和注解，以便于读者理解。
本书不仅适合CPU或芯片设计相关从业者阅读使用，也适合作为大中专院校相关师生学习RISC-V处理器设计（使用Verilog语言）和CPU设计的指导用书。
章节目录
- 封面
- 内容提要
- 精彩书评
- 序 一
- 序 二
- 前 言
- 目 录
- 第一部分 CPU 与 RISC-V 综述
- 第1章 一文读懂 CPU之三生三世
- 1.1 眼看他起高楼，眼看他宴宾客，眼看他楼塌了——CPU 众生相
- 1.1.1 ISA——CPU的灵魂
- 1.1.2 CISC与RISC
- 1.1.3 32位与64位架构
- 1.1.4 ISA众生相
- 1.1.5 CPU的领域之分
- 1.2 ISA请扛起这口锅——为什么国产 CPU尚未足够成功
- 1.2.1 MIPS系——龙芯和君正
- 1.2.2 x86系——北大众志、兆芯和海光
- 1.2.3 Power系——中晟宏芯
- 1.2.4 Alpha系——申威
- 1.2.5 ARM系——飞腾、华为海思、展讯和华芯通
- 1.2.6背锅侠ISA
- 1.3 人生已是如此艰难，你又何必拆穿——CPU 从业者的无奈
- 1.4 无敌是多么寂寞——ARM统治着的世界
- 1.4.1独乐乐与众乐乐——ARM公司的盈利模式
- 1.4.2小个子有大力量——无处不在的Cortex-M系列
- 1.4.3移动王者——Cortex-A系列在手持设备领域的巨大成功
- 1.4.4进击的巨人——ARM进军PC与服务器领域的雄心
- 1.5 东边日出西边雨，道是无晴却有晴——RISC-V登场
- 1.6 原来你是这样的“薯片”——ARM的免费计划
- 1.7 旧时王谢堂前燕，飞入寻常百姓家——你也可以设计自己的处理器
- 第2章 大道至简——RISC-V 架构之魂
- 2.1 简单就是美——RISC-V架构的设计哲学
- 2.1.1无病一身轻——架构的篇幅
- 2.1.2能屈能伸——模块化的指令集
- 2.1.3浓缩的都是精华——指令的数量
- 2.2 RISC-V指令集架构简介
- 2.2.1模块化的指令子集
- 2.2.2可配置的通用寄存器组
- 2.2.3规整的指令编码
- 2.2.4简洁的存储器访问指令
- 2.2.5高效的分支跳转指令
- 2.2.6简洁的子程序调用
- 2.2.7无条件码执行
- 2.2.8无分支延迟槽
- 2.2.9零开销硬件循环
- 2.2.10简洁的运算指令
- 2.2.11优雅的压缩指令子集
- 2.2.12特权模式
- 2.2.13 CSR寄存器
- 2.2.14中断和异常
- 2.2.15矢量指令子集
- 2.2.16自定制指令扩展
- 2.2.17总结与比较
- 2.3 RISC-V软件工具链
- 2.4 RISC-V和其他开放架构有何不同
- 2.4.1平民英雄——OpenRISC
- 2.4.2豪门显贵——SPARC
- 2.4.3名校优生——RISC-V
- 第3章 乱花渐欲迷人眼——盘点 RISC-V商业版本与开源版本
- 3.1 各商业版本与开源版本综述
- 3.1.1 Rocket Core（开源）
- 3.1.2 BOOM Core（开源）
- 3.1.3 Freedom SoC（开源）
- 3.1.4 LowRISC SoC（开源）
- 3.1.5 PULPino Core and SoC（开源）
- 3.1.6 PicoRV32 Core（开源）
- 3.1.7 SCR1 Core（开源）
- 3.1.8 ORCA Core（开源）
- 3.1.9 Andes Core（商业IP）
- 3.1.10 Microsemi Core（商业IP）
- 3.1.11 Codasip Core（商业IP）
- 3.1.12蜂鸟E200 Core与SoC（开源）
- 3.2 总结
- 第4章 开源RISC-V——蜂鸟 E200 系列超低功耗 Core 与 SoC
- 4.1 与众不同的蜂鸟 E200处理器
- 4.2 蜂鸟 E200简介——蜂鸟虽小，五脏俱全
- 4.3 蜂鸟 E200型号系列
- 4.4 蜂鸟 E200性能指标
- 4.5 蜂鸟 E200 配套 SoC
- 4.6 蜂鸟 E200配置选项
- 第二部分 手把手教你使用 Verilog设计 CPU
- 第5章 先见森林，后观树木——蜂鸟 E200设计总览和顶层介绍
- 5.1 处理器硬件设计概述
- 5.1.1架构和微架构
- 5.1.2 CPU、处理器、Core和处理器核
- 5.1.3处理器设计和验证的特点
- 5.2 蜂鸟 E200处理器核设计哲学
- 5.3 蜂鸟 E200处理器核 RTL代码风格介绍
- 5.3.1使用标准DFF模块例化生成寄存器
- 5.3.2推荐使用assign语法替代if-else和case语法
- 5.3.3其他若干注意事项
- 5.3.4小结
- 5.4 蜂鸟 E200模块层次划分
- 5.5 蜂鸟 E200处理器核源代码
- 5.6 蜂鸟 E200处理器核配置选项
- 5.7 蜂鸟 E200处理器核支持的 RISC-V指令子集
- 5.8 蜂鸟 E200处理器流水线结构
- 5.9 蜂鸟 E200处理器核顶层接口介绍
- 5.10 总结
- 第6章 流水线不是流水账——蜂鸟 E200流水线介绍
- 6.1 处理器流水线概述
- 6.1.1从经典的五级流水线说起
- 6.1.2可否不要流水线——流水线和状态机的关系
- 6.1.3深处种菱浅种稻，不深不浅种荷花——流水线的深度
- 6.1.4向上生长——越来越深的流水线
- 6.1.5向下生长——越来越浅的流水线
- 6.1.6总结
- 6.2 处理器流水线中的乱序
- 6.3 处理器流水线中的反压
- 6.4 处理器流水线中的冲突
- 6.4.1流水线中的资源冲突
- 6.4.2流水线中的数据冲突
- 6.5 蜂鸟 E200处理器的流水线
- 6.5.1流水线总体结构
- 6.5.2流水线中的冲突
- 6.6 总结
- 第7章 万事开头难吗—— 一切从取指令开始
- 7.1 取指概述
- 7.1.1取指特点
- 7.1.2如何快速取指
- 7.1.3如何处理非对齐指令
- 7.1.4如何处理分支指令
- 7.2 RISC-V架构特点对于取指的简化
- 7.2.1规整的指令编码格式
- 7.2.2指令长度指示码放于低位
- 7.2.3简单的分支跳转指令
- 7.2.4没有分支延迟槽指令
- 7.2.5提供明确的静态分支预测依据
- 7.2.6提供明确的RAS依据
- 7.3 蜂鸟 E200处理器的取指实现
- 7.3.1 IFU总体设计思路
- 7.3.2 Mini-Decode
- 7.3.3 Simple-BPU分支预测
- 7.3.4 PC生成
- 7.3.5访问ITCM和BIU
- 7.3.6 ITCM
- 7.3.7 BIU
- 7.4 总结
- 第8章 一鼓作气，执行力是关键——执行
- 8.1 执行概述
- 8.1.1指令译码
- 8.1.2指令执行
- 8.1.3流水线的冲突
- 8.1.4指令的交付
- 8.1.5指令发射、派遣、执行、写回的顺序
- 8.1.6分支解析
- 8.1.7小结
- 8.2 RISC-V架构特点对于执行的简化
- 8.2.1规整的指令编码格式
- 8.2.2优雅的16位指令
- 8.2.3精简的指令个数
- 8.2.4整数指令都是两操作数
- 8.3 蜂鸟 E200处理器的执行实现
- 8.3.1执行指令列表
- 8.3.2 EXU总体设计思路
- 8.3.3译码
- 8.3.4整数通用寄存器组
- 8.3.5 CSR寄存器
- 8.3.6指令发射派遣
- 8.3.7流水线冲突、长指令和OITF
- 8.3.8 ALU
- 8.3.9高性能乘除法
- 8.3.10浮点单元
- 8.3.11交付
- 8.3.12写回
- 8.3.13协处理器扩展
- 8.3.14小结
- 第9章 善始者实繁，克终者盖寡——交付
- 9.1 处理器交付、取消、冲刷
- 9.1.1处理器交付、取消、冲刷简介
- 9.1.2处理器交付常见实现策略
- 9.2 RISC-V架构特点对于交付的简化
- 9.3 蜂鸟 E200处理器交付硬件实现
- 9.3.1分支预测指令的处理
- 9.3.2中断和异常的处理
- 9.3.3多周期执行指令的交付
- 9.3.4小结
- 第10章 让子弹飞一会儿——写回
- 10.1 处理器的写回
- 10.1.1处理器写回功能简介
- 10.1.2处理器写回常见策略
- 10.2 蜂鸟 E200处理器的写回硬件实现
- 10.2.1最终写回仲裁
- 10.2.2 OITF和长指令写回仲裁
- 10.2.3小结
- 第11章 哈弗还是比亚迪——存储器架构
- 11.1 存储器架构概述
- 11.1.1谁说处理器一定要有缓存
- 11.1.2处理器一定要有存储器
- 11.1.3 ITCM和DTCM
- 11.2 RISC-V架构特点对于存储器访问指令的简化
- 11.2.1仅支持小端格式
- 11.2.2无地址自增自减模式
- 11.2.3无“一次读多个数据”和“一次写多个数据”指令
- 11.3 RISC-V架构的存储器相关指令
- 11.3.1 Load和Store指令
- 11.3.2 Fence指令
- 11.3.3“A”扩展指令
- 11.4 蜂鸟 E200处理器存储器子系统硬件实现
- 11.4.1存储器子系统总体设计思路
- 11.4.2 AGU
- 11.4.3 LSU
- 11.4.4 ITCM和DTCM
- 11.4.5“A”扩展指令处理
- 11.4.6 Fence与Fence.I指令处理
- 11.4.7 BIU
- 11.4.8 ECC
- 11.4.9小结
- 第12章 黑盒子的窗口——总线接口单元 BIU
- 12.1 片上总线协议概述
- 12.1.1 AXI
- 12.1.2 AHB
- 12.1.3 APB
- 12.1.4 TileLink
- 12.1.5总结比较
- 12.2 自定义总线协议 ICB
- 12.2.1 ICB总线协议简介
- 12.2.2 ICB总线协议信号
- 12.2.3 ICB总线协议时序
- 12.3 ICB总线的硬件实现
- 12.3.1一主多从
- 12.3.2多主一从
- 12.3.3多主多从
- 12.4 蜂鸟 E200处理器核 BIU
- 12.4.1 BIU简介
- 12.4.2 BIU微架构
- 12.4.3 BIU源码分析
- 12.5 蜂鸟 E200处理器 SoC总线
- 12.5.1 SoC总线简介
- 12.5.2 SoC总线微架构
- 12.5.3 SoC总线源码分析
- 12.6 总结
- 第13章 不得不说的故事——中断和异常
- 13.1 中断和异常概述
- 13.1.1中断概述
- 13.1.2异常概述
- 13.1.3广义上的异常
- 13.2 RISC-V架构异常处理机制
- 13.2.1进入异常
- 13.2.2退出异常
- 13.2.3异常服务程序
- 13.3 RISC-V架构中断定义
- 13.3.1中断类型
- 13.3.2中断屏蔽
- 13.3.3中断等待
- 13.3.4中断优先级与仲裁
- 13.3.5中断嵌套
- 13.3.6总结比较
- 13.4 RISC-V架构异常相关 CSR寄存器
- 13.5 蜂鸟 E200异常处理的硬件实现
- 13.5.1蜂鸟E200处理器的异常和中断实现要点
- 13.5.2蜂鸟E200处理器的异常类型
- 13.5.3蜂鸟E200处理器对于mepc的处理
- 13.5.4蜂鸟E200处理器的中断接口
- 13.5.5蜂鸟E200处理器CLINT微架构及源码分析
- 13.5.6蜂鸟E200处理器PLIC微架构及源码分析
- 13.5.7蜂鸟E200处理器交付模块对中断和异常的处理
- 13.5.8小结
- 第14章 最不起眼的，其实是最难的——调试机制
- 14.1 调试机制概述
- 14.1.1交互调试概述
- 14.1.2跟踪调试概述
- 14.2 RISC-V架构的调试机制
- 14.2.1调试器软件的实现
- 14.2.2调试模式
- 14.2.3调试指令
- 14.2.4调试机制CSR
- 14.2.5调试中断
- 14.3 蜂鸟 E200调试机制的硬件实现
- 14.3.1蜂鸟E200交互式调试概述
- 14.3.2 DTM模块
- 14.3.3硬件调试模块
- 14.3.4调试中断处理
- 14.3.5调试机制CSR寄存器的实现
- 14.3.6调试机制指令的实现
- 14.3.7小结
- 第15章 动如脱兔，静若处子——低功耗的诀窍
- 15.1 处理器低功耗技术概述
- 15.1.1软件层面低功耗
- 15.1.2系统层面低功耗
- 15.1.3处理器层面低功耗
- 15.1.4单元层面低功耗
- 15.1.5寄存器层面低功耗
- 15.1.6锁存器层面低功耗
- 15.1.7 SRAM层面低功耗
- 15.1.8组合逻辑层面低功耗
- 15.1.9工艺层面低功耗
- 15.2 RISC-V架构的低功耗机制
- 15.3 蜂鸟 E200低功耗机制的硬件实现
- 15.3.1蜂鸟E200系统层面低功耗
- 15.3.2蜂鸟E200处理器层面低功耗
- 15.3.3蜂鸟E200单元层面低功耗
- 15.3.4蜂鸟E200寄存器层面低功耗
- 15.3.5蜂鸟E200锁存器层面低功耗
- 15.3.6蜂鸟E200 SRAM层面低功耗
- 15.3.7蜂鸟E200组合逻辑层面低功耗
- 15.3.8蜂鸟E200工艺层面低功耗
- 15.4 总结
- 第16章 工欲善其事，必先利其器——RISC-V 可扩展协处理器
- 16.1 专用领域架构 DSA
- 16.2 RISC-V架构的可扩展性
- 16.2.1 RISC-V的预留指令编码空间
- 16.2.2 RISC-V的预定义的Custom指令
- 16.3 蜂鸟 E200的协处理器接口 EAI
- 16.3.1 EAI指令的编码
- 16.3.2 EAI接口信号
- 16.3.3 EAI流水线接口
- 16.3.4 EAI存储器接口
- 16.3.5 EAI接口时序
- 16.4 蜂鸟 E200的协处理器参考示例
- 16.4.1示例协处理器需求
- 16.4.2示例协处理器指令
- 16.4.3示例协处理器实现
- 16.4.4示例协处理器性能
- 16.4.5示例协处理器代码
- 第三部分 使用 Verilog 进行仿真和在 FPGA SoC原型上运行软件
- 第17章 冒个烟先——运行 Verilog仿真测试
- 17.1 E200开源项目的代码层次结构
- 17.2 E200开源项目的测试用例
- 17.2.1 riscv-tests自测试用例
- 17.2.2编译ISA自测试用例
- 17.3 E200开源项目的测试平台（TestBench）
- 17.4 在 Verilog TestBench 中运行测试用例
- 第18章 套上壳子上路——实现 SoC和 FPGA原型
- 18.1 Freedom E310 SoC简介
- 18.2 HBird-E200-SoC简介
- 18.2.1 HBird-E200-SoC组成结构
- 18.2.2 HBird-E200-SoC代码结构
- 18.3 HBird-E200-SoC FPGA原型平台
- 18.3.1 FPGA开发板
- 18.3.2生成mcs文件烧写FPGA
- 18.3.3 JTAG调试器
- 18.3.4 FPGA原型平台DIY总结
- 18.4 蜂鸟 E200专用 FPGA开发板
- 第19章 画龙点睛——运行和调试软件示例
- 19.1 Freedom-E-SDK平台简介
- 19.2 SIRV-E-SDK平台简介
- 19.2.1 SIRV-E-SDK简介
- 19.2.2 SIRV-E-SDK代码结构
- 19.3 使用 SIRV-E-SDK运行示例程序
- 19.4 使用 GDB和 OpenOCD调试示例程序
- 19.5 Windows图形化 IDE 开发工具
- 第20章 是骡子是马？拉出来遛遛——运行跑分程序
- 20.1 跑分程序简介
- 20.2 Dhrystone 简介
- 20.3 运行 Dhrystone Benchmark
- 20.4 CoreMark简介
- 20.5 运行 CoreMark Benchmark
- 20.6 总结与比较
- 附录部分 RISC-V 架构详述
- 附录 A RISC-V 架构指令集介绍
- 附录B RISC-V架构CSR寄存器介绍
- 附录 C RISC-V 架构的 PLIC介绍
- 附录 D 存储器模型背景介绍
- 附录 E 存储器原子操作指令背景介绍
- 附录 F RISC-V 指令编码列表
- 附录 G RISC-V 伪指令列表
展开全部
手把手教你设计CPU——RISC-V处理器篇是2018年由人民邮电出版社出版,作者胡振波。
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