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内容简介
本书结合作者多年工作经验，系统地介绍了FPGA/CPLD的基本设计方法。在介绍FPGA/CPLD概念的基础上，介绍了Intel主流FPGA/CPLD的结构与特点，并通过丰富的实例讲解Quartus Ⅱ与Model Sim、Synplify Pro等常用EDA工具的开发流程。
本书所有实例的完整工程、源代码和使用说明文件，都以云存储的方式存放在云端，读者可以通过扫描二维码的方式进行下载。
本书可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材，也可作为硬件工程师和IC工程师的实用工具书
章节目录
- 封面
- 扉页
- 版权信息
- 内容提要
- 序
- 关于本书
- 第1章 FPGA/CPLD简介
- 1.1 可编程逻辑设计技术简介
- 1.1.1 可编程逻辑器件发展简史
- 1.1.2 可编程逻辑器件分类
- 1.2 FPGA带来的优势
- 1.3 FPGA/CPLD的基本结构
- 1.3.1 FPGA的基本结构
- 1.3.2 CPLD的基本结构
- 1.3.3 FPGA和CPLD的比较
- 1.4 FPGA/CPLD的设计流程
- 1.5 FPGA/CPLD的常用开发工具
- 1.6 下一代可编程逻辑设计技术展望
- 1.6.1 下一代可编程逻辑器件硬件上的四大发展趋势
- 1.6.2 下一代EDA软件设计方法发展趋势
- 1.7 小结
- 1.8 问题与思考
- 第2章 Altera FPGA/CPLD的结构
- 2.1 Altera高密度FPGA
- 2.1.1 主流高端FPGA──Stratix V E/GX/GT/GS
- 2.1.2 内嵌10Gbit/s高速串行收发器的FPGA──Stratix IV GT
- 2.1.3 内嵌高速串行收发器的中端FPGA──Arria II GX
- 2.2 Altera低成本FPGA
- 2.3 Altera的CPLD器件
- 2.4 小结
- 2.5 问题与思考
- 第3章 Altera Quartus II开发流程
- 3.1 Quartus II软件综述
- 3.1.1 Quartus II软件的功能
- 3.1.2 Quartus II软件的用户界面
- 3.2 设计输入
- 3.2.1 设计输入方式
- 3.2.2 设计规划
- 3.2.3 设计输入文件实例
- 3.2.4 设计约束
- 3.3 综合
- 3.3.1 使用Quartus II软件集成综合
- 3.3.2 控制综合
- 3.3.3 综合实例
- 3.3.4 第三方综合工具
- 3.4 布局布线
- 3.4.1 设置布局布线参数
- 3.4.2 布局布线实例
- 3.4.3 增量布局布线
- 3.4.4 反标保留分配
- 3.5 仿真
- 3.5.1 建立矢量源文件
- 3.5.2 仿真实例
- 3.6 编程与配置
- 3.6.1 建立编程文件
- 3.6.2 器件编程和配置
- 3.7 案例分析：滤波器的设计
- 3.7.1 第1个滤波器
- 3.7.2 第2个滤波器：插入流水
- 3.7.3 第3个滤波器：对称结构
- 3.7.4 第4个滤波器：脉动滤波器（Systolic Filter）
- 3.7.5 第5个滤波器：对称反向结构脉动滤波器
- 3.7.6 案例总结
- 3.8 小结
- 3.9 问题与思考
- 第4章 Altera的IP工具
- 4.1 IP的概念和Altera的IP
- 4.1.1 IP的概念
- 4.1.2 Altera可提供的IP
- 4.1.3 Altera IP在设计中的作用
- 4.2 使用Altera的基本宏功能
- 4.2.1 定制基本宏功能
- 4.2.2 实现基本宏功能
- 4.2.3 设计实例
- 4.3 使用Altera的IP核
- 4.3.1 定制IP核
- 4.3.2 实现IP核
- 4.3.3 设计实例
- 4.4 小结
- 4.5 问题与思考
- 第5章 Quartus II的常用辅助设计工具
- 5.1 I/O分配验证
- 5.1.1 I/O分配验证功能简介
- 5.1.2 I/O分配验证流程
- 5.1.3 用于I/O分配验证的输入
- 5.1.4 运行I/O分配验证
- 5.2 功率分析
- 5.2.1 Excel-based功率计算器
- 5.2.2 Simulation-based功率估算
- 5.3 RTL阅读器
- 5.3.1 RTL阅读器简介
- 5.3.2 RTL阅读器用户界面
- 5.3.3 原理图的分页和模块层次的切换
- 5.3.4 过滤原理图
- 5.3.5 将原理图中的节点定位到源设计文件
- 5.3.6 在原理图中查找节点或网线
- 5.3.7 使用RTL阅读器分析设计中的问题
- 5.4 Signal Probe及Signal Tap II逻辑分析器
- 5.4.1 Signal Probe
- 5.4.2 Signal Tap II
- 5.5 时序收敛平面布局规划器（Timing Closure Floorplan）
- 5.5.1 使用Timing Closure Floorplan分析设计
- 5.5.2 使用Timing Closure Floorplan优化设计
- 5.6 Chip Editor底层编辑器
- 5.6.1 Chip Editor功能简介
- 5.6.2 使用Chip Editor的设计流程
- 5.6.3 Chip Editor视图
- 5.6.4 资源特性编辑器
- 5.6.5 Chip Editor的一般应用
- 5.7 工程更改管理（ECO）
- 5.7.1 ECO简介
- 5.7.2 ECO的应用范围
- 5.7.3 ECO的操作流程
- 5.7.4 使用Change Manager查看和管理更改
- 5.7.5 ECO验证
- 5.8 小结
- 5.9 问题与思考
- 第6章 编程与配置
- 6.1 配置Altera FPGA
- 6.1.1 配置方式
- 6.1.2 主动串行（AS）
- 6.1.3 被动串行（PS）
- 6.1.4 快速被动并行（FPP）
- 6.1.5 被动并行异步（PPA）
- 6.1.6 JTAG配置方式
- 6.1.7 Byte Blaster II下载电缆
- 6.1.8 配置芯片
- 6.2 配置文件和软件支持
- 6.2.1 软件支持
- 6.2.2 配置文件
- 6.3 单板设计及调试注意事项
- 6.3.1 配置的可靠性
- 6.3.2 单板设计要点
- 6.3.3 调试建议
- 6.4 小结
- 6.5 问题与思考
- 第7章 第三方EDA工具
- 7.1 第三方EDA工具综述
- 7.1.1 Native Link与WYSIWYG
- 7.1.2 3种EDA工具的使用流程
- 7.1.3 Quartus II支持的第三方工具
- 7.2 仿真的概念与Model Sim仿真工具
- 7.2.1 仿真简介
- 7.2.2 仿真的切入点
- 7.2.3 Model Sim仿真工具的不同版本
- 7.2.4 Model Sim的图形用户界面
- 7.2.5 Model Sim的基本仿真步骤
- 7.2.6 使用Model Sim进行功能仿真
- 7.2.7 使用Model Sim进行时序仿真
- 7.2.8 Model Sim仿真工具高级应用
- 7.3 综合的概念与Synplify/Synplify Pro综合工具
- 7.3.1 Synplify/Synplify Pro的功能与特点
- 7.3.2 Synplify Pro的用户界面
- 7.3.3 Synplify Pro综合流程
- 7.3.4 Synplify Pro的其他综合技巧
- 7.4 小结
- 7.5 问题与思考
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Intel FPGA/CPLD设计.基础篇是2017年由人民邮电出版社出版,作者王欣，王江宏，蔡海宁，王诚，吴继华。
版权说明：本电子书已获得正版授权，由出版社通过知传链发行。
得书感谢您对《Intel FPGA/CPLD设计.基础篇》关注和支持，如本书内容有不良信息或侵权等情形的，请联系本网站。
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