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本书为集成电路时序约束设计的指南，指导读者通过指定的时序要求，充分发挥IC设计的性能。
内容简介
本书内容包括受时序约束的关键环节的设计流程、综合时序分析、静态时序分析和布局布线等。
本书首先详细讲解时序要求的概念，然后详细解释如何将其应用于设计流程中的特定阶段，最后通过实践介绍在Synopsys约束设计下（SDC）业界领先约束的格式。
章节目录
版权信息
译者序
推荐序
前言
致谢一
致谢二
第1章 绪论
1.1 ASIC设计流程
1.2 FPGA设计流程
1.3 ASIC和FPGA设计流程中的时序约束
1.4 纳米级设计中的时序约束问题
1.5 小结
第2章 综合的基础知识
2.1 综合的解释
2.2 时序约束在综合中的作用
2.2.1 优化
2.2.2 输入重排序
2.2.3 输入缓冲
2.2.4 输出缓冲
2.3 综合中面临的普遍问题
2.3.1 设计划分
2.3.2 更新约束
2.3.3 多时钟设计
2.4 小结
第3章 时序分析与约束
3.1 静态时序分析
3.2 时序约束在STA中的作用
3.2.1 约束作为声明
3.2.2 约束作为断言
3.2.3 约束作为指令
3.2.4 约束作为异常
3.2.5 约束的角色变化
3.3 STA中的常见问题
3.3.1 无功能检查
3.3.2 无声明检查
3.3.3 要求正确
3.3.4 约束中的常见错误
3.3.5 好约束的特征
3.4 延迟计算与STA
3.5 时序路径
3.5.1 起点和终点
3.5.2 打断路径
3.5.3 功能路径与时序路径
3.5.4 时钟路径与数据路径
3.6 建立与保持
3.6.1 建立分析
3.6.2 保持分析
3.6.3 其他分析
3.7 裕度
3.8 片上变化
3.9 小结
第4章 通过Tcl扩展SDC
4.1 时序约束的历史
4.2 Tcl基础知识
4.2.1 Tcl变量
4.2.2 Tcl列表
4.2.3 Tcl表达式与运算符
4.2.4 Tcl的控制流语句
4.2.5 其他Tcl命令
4.3 SDC综述
4.3.1 时序约束
4.3.2 面积与功率约束
4.3.3 设计规则约束
4.3.4 接口约束
4.3.5 特定模式和配置约束
4.3.6 设计约束异常
4.3.7 其他命令
4.4 SDC中的设计查询
4.5 SDC作为标准
4.6 小结
第5章 时钟
5.1 时钟周期和频率
5.2 时钟沿和占空比
5.3 creat_clock
5.3.1 定义时钟周期
5.3.2 标识时钟源
5.3.3 命名时钟
5.3.4 指定占空比
5.3.5 同源多时钟
5.3.6 注释时钟
5.4 虚拟时钟
5.5 其他时钟特征
5.6 时钟规格的重要性
5.7 小结
第6章 生成时钟
6.1 时钟分频器
6.2 时钟乘法器
6.3 时钟门控
6.4 create_generated_clock
6.4.1 定义生成时钟的对象
6.4.2 定义生成时钟的源
6.4.3 时钟命名
6.4.4 设定生成时钟的特性
6.4.5 时钟沿位移
6.4.6 多个同源时钟
6.4.7 使能组合电路路径
6.5 生成时钟相关的注意事项
6.6 小结
第7章 时钟组
7.1 建立和保持时序检查
7.1.1 高速至低速时钟
7.1.2 低速至高速时钟
7.1.3 多个时钟于不同周期内同步
7.1.4 异步时钟
7.2 逻辑和物理独立时钟
7.3 串扰
7.4 set_clock_group
7.5 时钟组相关的注意事项
7.6 小结
第8章 其他时钟特性
8.1 过渡时间
8.2 set_clock_transition
8.3 偏斜和抖动
8.4 set_clock_uncertainty
8.4.1 内部时钟不确定度
8.4.2 交互时钟不确定度
8.5 时钟延迟
8.6 set_clock_latency
8.7 时钟路径的单边性
8.8 set_clock_sense
8.9 理想网络
8.10 小结
第9章 端口延迟
9.1 输入有效
9.1.1 最小和最大有效时间
9.1.2 多时钟
9.1.3 理解输入信号的到达时间
9.2 输出要求
9.2.1 最小和最大要求时间
9.2.2 多个参考事件
9.2.3 理解输出要求时间
9.3 set_input_delay
9.3.1 时钟规格
9.3.2 -level_sensitive
9.3.3 rise/fall限定符
9.3.4 min/max限定符
9.3.5 -add_delay
9.3.6 时钟延迟
9.3.7 完成输入延迟约束
9.4 set_output_delay
9.4.1 时钟规格
9.4.2 -level_sensitive
9.4.3 rise/fall限定符
9.4.4 min/max限定符
9.4.5 -add_delay
9.4.6 时钟延迟
9.4.7 完成输出延迟约束
9.5 输入延迟和输出延迟之间的关系
9.6 时序分析实例
9.6.1 输入延迟：最大输入延迟
9.6.2 输入延迟：最小输入延迟
9.6.3 输出延迟：最大输出延迟
9.6.4 输出延迟：最小输出延迟
9.7 负延迟
9.8 小结
第10章 完整的端口约束
10.1 驱动能力
10.2 驱动单元
10.3 输入过渡
10.4 扇出数
10.5 扇出负载
10.6 负载
10.6.1 净电容
10.6.2 调整引脚负载
10.6.3 负载类型
10.6.4 负载和扇出负载
10.6.5 输入负载
10.7 小结
第11章 虚假路径
11.1 简介
11.2 set_false_path
11.3 路径规格
11.4 过渡过程规格
11.5 建立/保持规格
11.6 虚假路径的类型
11.6.1 组合电路的虚假路径
11.6.2 时序电路的虚假路径
11.6.3 动态激活的虚假路径
11.6.4 时序的虚假路径
11.6.5 基于总线协议的虚假路径
11.6.6 虚拟时钟和真实时钟之间的虚假路径
11.7 set_disable_timing
11.8 虚假路径的问题
11.9 小结
第12章 多周期路径
12.1 多周期路径的SDC命令
12.2 路径和过渡过程规格
12.3 建立/保持规格
12.4 位移量
12.5 多周期规格实例
12.5.1 基于FSM的数据传输
12.5.2 源同步接口
12.5.3 复位
12.5.4 异步时钟
12.5.5 大数据路径宏
12.5.6 多模式
12.6 小结
第13章 组合电路路径
13.1 set_max_delay
13.2 set_min_delay
13.3 输入/输出延时
13.3.1 用无关时钟约束
13.3.2 用虚拟时钟约束
13.3.3 用相关时钟约束
13.4 最小/最大延迟与输入/输出延迟的对比
13.5 直通
13.6 点到点异常
13.7 路径阻断
13.8 小结
第14章 模式分析
14.1 使用模式
14.2 多模式
14.3 单模式与合并模式的对比
14.4 设置模式
14.5 其他约束
14.6 模式分析挑战
14.6.1 时序终止迭代
14.6.2 时序路径丢失
14.7 冲突模式
14.8 模式名称
14.9 小结
第15章 约束管理
15.1 自顶向下的方法
15.2 自底向上的方法
15.3 自顶向下和自底向上相结合的设计方法
15.4 多模式合并
15.4.1 选择悲观时钟
15.4.2 时钟互斥
15.4.3 部分专用时钟
15.4.4 合并功能和测试模式
15.4.5 合并同一时钟的I/O延迟
15.4.6 使用不同的时钟合并I/O延迟
15.5 管理约束的挑战
15.6 小结
第16章 其他SDC命令
16.1 工作条件
16.1.1 多分析条件
16.1.2 set_operating_conditions
16.1.3 降额
16.2 单位
16.3 层次分离器
16.3.1 set_hierarchy_separator
16.3.2 -hsc
16.4 设计范围
16.5 导线载荷模型
16.5.1 导线载荷最小尺寸
16.5.2 导线载荷模式
16.5.3 导线载荷选择组
16.6 面积约束
16.7 功率约束
16.7.1 电压岛
16.7.2 电平移位器
16.7.3 功率目标
16.8 小结
第17章 XDC：Xilinx对SDC的扩展
17.1 时钟
17.1.1 主时钟和虚拟时钟
17.1.2 生成时钟
17.1.3 查询时钟
17.1.4 时钟组
17.1.5 传播时钟和延迟
17.1.6 时钟不确定度
17.2 时序异常
17.3 布局约束
17.4 在Xilinx Tcl Shell中集成SDC
17.5 小结
参考文献
综合与时序分析的设计约束：Synopsys设计约束（SDC）实用指南是2018年由机械工业出版社华章分社出版,作者[美] 斯里达尔·甘加达兰。
得书感谢您对《综合与时序分析的设计约束：Synopsys设计约束（SDC）实用指南》关注和支持，如本书内容有不良信息或侵权等情形的，请联系本网站。
